在复杂的芯片设计流程中，bug难以避免。如果在芯片设计早期发现bug，可以通过重走实现流程来改正，而如果在后期流片阶段发现bug纠错的代价就太大了，因为要纠正这些错误需要重新考虑逻辑综合、测试设计、布局布线和时序收敛等多个设计阶段，甚至整个设计过程都要重新来过。

通常的解决办法就是ECO。ECO简单来说就是手动修改集成电路的过程，针对静态时序分析和后仿真中出现的问题，对电路和单元布局进行小范围的改动，修复bug。

奇捷科技致力于为功能性ECO创建颠覆性算法，其EasylogicECO使用了独创的全自动算法可以快速生成最小最优化的补丁逻辑，除了可以满足RTL的逻辑功能改动外，同时还可以兼顾其他设计要求，如支持扫描链拼接更新、保持低功耗设计约束、生成补丁考虑物理实现时的时钟树和布线延迟等。EasylogicECO能够帮助设计团队最快时间完成从 RTL 更改到最终布局布线阶段时序收敛的ECO任务。

9月5日19：30，「国产EDA技术公开课」第四讲将开讲，由奇捷科技CEO、CTO、联合创始人魏星博士主讲，主题为《数字芯片设计的逻辑功能自动化修复技术解析》。

此次公开课，魏星博士首先会介绍逻辑功能修复技术的定义，然后针对奇捷科技Functional ECO、DFT ECO、Low Power ECO三大技术进行重点解读。