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大算力时代的Chiplet芯片设计
2025/05/22 19:00:00
课程讲师
董超 中茵微电子 产品市场高级总监

负责中茵微电子IP事业部IP解决方案的规划、产品定义、市场推广等工作,包含用于Chiplet的D2D/C2C IP、112G XSR/VSR SerDes、32G MP Serdes、HBM3e/3 PHY、LPDDR5X/5 PHY 等硬核高速接口和存储IP及完整子系统解决方案。

董超
中茵微电子 产品市场高级总监

负责中茵微电子IP事业部IP解决方案的规划、产品定义、市场推广等工作,包含用于Chiplet的D2D/C2C IP、112G XSR/VSR SerDes、32G MP Serdes、HBM3e/3 PHY、LPDDR5X/5 PHY 等硬核高速接口和存储IP及完整子系统解决方案。

课程提纲
  • 大模型浪潮下的AI算力演进
  • Chiplet——大算力AI芯片的必然选择
  • 中茵微电子AI芯片平台详解
  • 案例分析
课程简介

大算力AI芯片的设计正在面临多重挑战。一方面,传统单芯片设计在性能、功耗和成本上的瓶颈日益凸显:制程工艺逼近物理极限,短沟道效应和量子隧穿效应导致发热和漏电问题加剧;大尺寸芯片的光罩尺寸限制和良率下降问题也使得单颗SoC的成本居高不下。另一方面,大模型技术的飞速发展和普及,使得算力需求呈指数级增长,传统芯片设计很难满足这一需求。这些挑战都要求芯片工程师不断探索新的技术路径。

Chiplet技术通过模块化设计,将单颗SoC的功能模块拆分为多个独立的芯粒,分别制造后再通过先进封装技术集成,能够显著提升良率并降低成本。Chiplet技术允许不同功能的芯粒采用最优制程工艺,例如计算芯粒采用先进制程以提升性能,而存储芯粒则可以选择成熟制程以降低成本。此外,Chiplet的高速D2D互连技术实现了多颗芯粒的高效协同,能够大幅提升算力并缩短产品上市周期。

但是,Chiplet芯片设计依然面临着诸多挑战,包括不同工艺、不同功能的芯粒之间的高速低延迟互联实现、多芯片集成导致热量集中带来的散热和功耗管理、超大规模Chiplet系统带来的仿真和验证复杂性提升以及生态标准的不统一带来的兼容性问题等。

中茵微电子专注于高端IP产品和企业级IC技术平台研发,能够为高性能计算、人工智能、汽车电子等领域的客户提供高端IP解决方案、先进制程ASIC设计服务、Chiplet&SoC技术解决方案,以及先进封装设计和流片量产保障等一站式芯片技术服务。

5月22日19点,智猩猩联合中茵微电子联合策划推出的「中茵微电子公开课Chiplet专场」将开讲。此次专场将由中茵微电子产品市场高级总监董超主讲,主题为《大算力时代的Chiplet芯片设计》。

董超老师首先会介绍大模型浪潮下的AI算力演进,阐述Chiplet为何是大算力AI芯片的必然选择。之后,他将从IP解决方案、2.5D/3D IC的DFT、Design Flow、先进封装设计等多个方面,对中茵微电子的AI芯片平台进行系统解读,并结合实际案例分享中茵微电子在Chiplet芯片设计中的应用实践。

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